CMOS logic circuits utilize the complementary behavior of PMOS and NMOS transistors—where one turns on as the other turns off—to reliably transmit digital signals, with PMOS conducting well for high voltages but poorly for lows, and NMOS doing the opposite, which is why combining both in a CMOS transmission gate overcomes their individual weaknesses and ensures full-range signal transmission; this switching is controlled by gate-to-source voltage (Vgs) relative to each transistor’s threshold voltage (Vt), and the behavior of current flow is analogous to fluid dynamics—like water through valves and reservoirs—while overall logic circuits such as inverters, NAND gates, and flip-flops are built by orchestrating these transistor-level switches to create stable, scalable, and power-efficient digital systems.
논리의 설계
CMOS란 PMOS와 NMOS를 모두 사용하여 서로 반대로 (complementary) 동작한다는 뜻이다. 즉 PMOS가 온될 때 NMOS는 오프 되고, PMOS가 오프 될 때 NMOS는 온 된다. 반도체에서 사용 하는 전원, VDD는 공정에 따라 5.0볼트, 3.3볼트, 2.5볼트 혹은 1.8 볼트이다. 여기서는 편의상 3.3볼트라 가정하고 설명하겠다. 또 문턱 전압 V₁ 역시 공정에 따라 다르지만, 여기서는 0.6볼트 즉, PMOS의 V₁는 -0.6볼트, NMOS의 VT는 0.6볼트라고 가정하자. PMOS와 NMOS의 V₁를 구분하여 PMOS의 VT는 VTP, NMOS의 VT는 VIN으로 나타내기로 한다. 로직(logic)은 참과 거짓을 나타내는 논리 표현이다. 수학에서 사 용하는 것으로 '참'은 '1', '거짓'은 '0'으로 나타낸다. CMOS 디지털 회로에서 사용하는 전압 값은 전원인 VDD, 3.3볼 트와 접지 VSS, 0볼트이다. VDD는 '1' 혹은 '하이(high)'로 표시한다. 반대로 VSS는 '0' 혹은 '로우(low)'로 표시한다. 1과 0으로 나타내므 로 디지털을 2진수라고 한다. 디지털과 아날로그의 차이는 13장에서 자세히 살펴보자.
반도체는 PMOS, NMOS, CMOS 공정 중 어떤 제조 기술을 사용 하느냐에 따라 회로가 달라진다. PMOS 공정에서 NMOS를 사용하 여 설계를 하면 어떻게 제조할 수 있겠는가? CMOS 공정을 사용하 여 디지털 논리 회로를 설계하는 것을 CMOS 디지털 로직 디자인 (digital logic design)이라 한다. 논리 회로에는 스워치, 인버터, 낸드 게이트, 노어 게이트, 플립플롭 등이 있는데 이것들을 하나씩 살펴보자. 앞으로 전압을 나타내는 데 특별한 기준 전압이 없으면 접지(VSS, 0볼트)를 기준으로 한다. 즉 VGS는 VS에 대한 VG의 전위차를 나타 내지만, VG 자체는 0볼트에 대한 전위차, Vs도 0볼트에 대한 전위 차를 나타낸다.
피모스 스위치
반도체 제조 공정에 많은 지면을 할애해서 MOS의 전기적 성질에 대 한 기억이 희미할 텐데, 기억을 더듬으며 표 5.1과 8.1, 그림 9.1을 보자. PMOS 입력(Vim)으로 VDD, 3.3볼트가 들어오고 드레인 쪽이 0 볼트라고 가정해 보자. PMOS에서 소스, 드레인은 물질적 차이는 없고, 단지 전압이 높 은 쪽이 소스가 되고 낮은 쪽이 드레인이 된다. 그리고 게이트와 소 스의 전압이 문턱 전압 Vr보다 낮으면 채널이 형성되어 MOS가 온 된다고 했다. 그림 9.1에서 드레인 쪽의 캐패시터는 이 PMOS 스위치가 구동 시켜야 할 짐(부하, load)으로, 자신의 드레인 캐패시터와 뒤에 연결 될 다른 게이트의 게이트 캐패시턴스(capacitance, 캐패시터의 용량)의 합이다. 게이트 전압 Vo가 3.3볼트이면 PMOS는 VGS=VG-Vs=3.3V -3.3V=0V이고, 이것은 문턱 전압 VTP, -0.6볼트보다 크므로 PMOS 는 오프 되어 스위치가 닫혀서 전류가 흐르지 않는다. 그림 9.2에서 처럼 입력이 0볼트이면 VGS=VG-VS=3.3V로 여전히 VTP보다 높으므 로 역시 오프이다. 즉 입력이 하이든 로우든 전달되지 않는다. 이번에는 그림 9.3에서와 같이 게이트에 VSS, 0볼트가 걸리면 VGS=VG-Vs-3.3V가 되어 VTP, -0.6볼트보다 낮아 PMOS는 온 되어 입력단(V), 소스로부터 드레인 쪽으로 전류가 흐르게 된다. 캐 패시터는 전하의 저수지와 같다. 전류는 전하의 흐름이므로, 소스에 서 드레인으로 전류가 흘러 캐피시터에 전하가 쌓이게 된다. 저수지 에 물이 흘러 들어오면 수위가 높아지고 저수지의 수위는 전압에 해 당한다. 전류가 소스에서 드레인 쪽으로 흘러 캐패시터의 전압이 점 차 올라가게 된다. 결국 캐패시터의 전압은 VDD, 3.3볼트까지 올라 가게 된다. 즉 입력(Vim)이 전달된다. 디지털 로직에서 사용하는 전압은 VDD와 VSS라 했다. VDD는 ① 혹은 '하이'로 표시한다고 하였으므로 그림 9.2와 9.3의 현상을 논리적으로 간단하게 설명하면 다음과 같다.
[PMOS는 게이트에 '1' 즉, 하이가 걸리면 오프 된다. 반대로 게이트에 '0' 즉, 로우가 걸리면 온 된다.]
디지털 로직에서는 PMOS에 대해 이것만 기억하면 되지만, CMOS의 원리를 알기 위해서 잠시 아날로그적으로 생각해 보자. 그 림 9.3에서처럼 PMOS가 온 되어 캐패시터의 전압이 점차 올라가 VDD까지 올라가게 되면 소스와 드레인 간의 전압 VDS=VD-VS=OV 즉, 소스와 드레인 간에 전압 차이가 없어 전류가 흐르지 않는다. 스 위치는 열린 상태지만 전류는 흐르지 않는다. 저수지에 물이 흘러 들어오는 입구를 막지 않아도 저수지의 수위가 높아져 냇물 수위와 같아지면 물이 흐르지 않는 것과 마찬가지 이치다. 이번에는 캐패시터가 VDD까지 충전된 상태에서 입력이 0볼트 가 들어온다고 생각해 보자. PMOS에선 전압이 높은 쪽이 소스가 된 다고 했으니, 이번에는 캐패시터가 달린 쪽이 소스가 된다. 이 때 Vas=VG-Vs = -3.3V가 되어 문턱 전압 -0.6볼트보다 작으므로 PMOS는 온 된다. 저수지의 수문이 열린 것과 마찬가지다. 물은 수 문에서 떨어져 하류로 흘러갈 것이다. 따라서 그림 9.4에서처럼 캐 패시터에 충전된 전하들이 드레인 쪽으로 흘러나간다. 이를 캐패시터의 방전이라고 한다. 저수지의 수문을 열어 물이 방류되면 저수지 의 수위는 점차 낮아질 것이다. 마찬가지로 캐패시터의 전하들이 방 전됨에 따라 캐패시터의 전압 즉, PMOS의 소스 쪽 전압이 점차 낮아진다. 그림 9.5에서처럼 소스 전압이 3.3볼트에서 0.6볼트까지 낮아졌 다고 생각해 보자. 그러면 VGS=VG-VS= -0.6V가 되어 PMOS의 VIP 가 된다. 즉 PMOS가 오프 되기 시작한 것이다. 문턱 전압은 온 상태 에서 오프 상태로 변화할 때는 오프 되기 시작하는 전압이고, 오프 상태에서 온 상태로 변화할 때는 온 되기 시작하는 전압이라 했다. 따라서 PMOS는 입력 로우 값을 완전히 0볼트까지 전달시키지 못하 고 0볼트 부근까지만 전달시킬 수 있다. 이 때문에 PMOS는 로우 값 을 전달하는 데 취약하다. 물론 0.6볼트도 하이인 3.3볼트보다는 상대적으로 많이 낮아 로우로 인식하므로 로우를 전달하기는 한 것이 다. 표 9.1에서는 PMOS 스위치의 전기적 특성을 요약했다. 하이 값은 제대로 전달하기에 대문자 'H'로, 로우 값은 약한 (weak) 로우 값을 전달하기에 소문자 1'로 표기했다.
엔모스 스위치
그림 9.6처럼 NMOS 스위치에 3.3볼트가 입력으로 들어왔다면, NMOS에서는 전압이 높은 쪽이 드레인이므로 입력 쪽이 드레인이 되고 캐패시터가 달린 쪽이 소스가 된다. 이 때 게이트에 VDD, 3.3 볼트가 걸리고 소스 쪽이 0볼트였다면, VGS = VG-Vs = 3.3V -0V=3.3V이다. 이는 NMOS의 문턱 전압 VTN, 0.6볼트보다 높으므로 NMOS는 온 된다(표 5.1과 그림 9.7 참조).
그런데 입력 전압 Vin, 3.3볼트가 스위치를 통해 전달되면 캐패시터의 전압이 점차 올라가게 된다. 캐패시터의 전압이 그림 9.8처럼 2.7볼트까지 충전되면 VGS=VG-Vs=3.3V-2.7V=0.6V가 되어 오 프 되기 시작한다. 즉 NMOS는 2.7볼트보다 높은 전압의 하이 값을 전달하는 데 취약하다. 하이 값을 VDD, 3.3볼트까지 전달하지 못하고 VDD보다 VTN만큼 낮은 2.7볼트 전압까지 전달시킬 수 있다. 그림 9.9처럼 입력이 0볼트면 어떻게 될까? 이번에는 입력 쪽이 전압이 낮으므로 소스가 된다. VGS=VG-VS=3.3V는 VTN, 0.6볼트보다 높으므로 NMOS는 온 되어 캐패시터에 충전된 전하들이 입력 쪽으 로 방전되어 입력 로우 값이 전달된다. 캐패시터의 값이 0.6볼트 혹 은 0볼트까지 방전되어도 VGS=VG-VS-3.3V로 여전히 NMOS는 온 즉 NMOS는 하이를 전달하 되어 0볼트까지 모두 방전시킬 수 있다. 는 취약하지만, 로우 값은 잘 전달시킨다. NMOS는 언제 오프 될까? 그림 9.10과 같이 게이트에 0볼트가 걸릴 때이다. 그림 9.10과 같은 경우 VGS=VG-VS-OV-OV=0V이 다. 즉 VTN, 0.6볼트보다 낮으므로 NMOS는 오프 된다. 입력이 VDD, 3.3볼트면 온 되지 않을까? 그 경우에는 VGS=VG-VS-OV-3.3V=-3.3V 가 되어 오히려 더 깊은 오프 상태로 들어간다. 표 9.2에서 NMOS 스위치의 전기적 특성을 정리했다. NMOS에 서는 PMOS와 반대로 하이 값을 전달하는 데 취약하므로 소문자 'h'를 쓰고, 로우 값은 잘 전달하므로 대문자 'L'로 표기했다. 역시 디지털 로직에서는 VDD, VSS만 사용하므로 굳이 Vas를 따 질 필요 없이 다음과 같이 기억하면 된다.
[NMOS는 게이트에 '1' 즉, 하이가 걸리면 온 된다. 반대로 게이트에 '0' 즉, 로우가 걸리면 오프 된다.]
반도체에 웬 미션?
요즘은 대부분의 성인들이 자동차를 가지고 있다. 개인적으로는 자 동차 운전을 싫어하기에 가급적 운전을 하지 않는다. 운전을 하든 안 하든 일단 차가 있으면 돈이 들어가는 곳이 두 군데 있다. 하나는 보험이고, 다른 하나는 수리비다. 자동차 수리비에서 가장 비싼 것은 무엇인가? 엔진에 이상이 있을 때는 보통 폐차시키니, 수리비로 들 어가는 것은 기껏해야 팬 벨트, 점화 플러그 정도다. 그러나 미션이 나가면 교체비가 만만하지 않다. 그러면 미션이란 무엇인가? 정확한 말은 트랜스미션 (transmission)이다. 이 트랜스미션의 역할은 무엇인가? 엔진의 구동력을 바퀴에 전달시키는 역할을 한다. 여기서 설명할 트랜스미션 게 이트(transmission gate)도 마찬가지다. 입력을 그대로 전달시켜 주는 것이다. 앞에서 언급한 스위치와 같다. 단 앞에서 언급한 PMOS 스 위치, NMOS 스위치는 약점이 있는데 이것을 보강한 것이 바로 트랜 스미션이다.. 그림 9.11과 같이 PMOS와 NMOS를 마주 보게 연결한 것이 CMOS 트랜스미션 게이트다. PMOS 공정에서는 PMOS만을, NMOS 공정에서는 NMOS만을 사용하므로 그림 9.11과 같은 회로는 설계할 수 없다. PMOS 공정과 NMOS 공정에서 각각의 스위치의 약점을 알 면서도 사용할 수밖에 없었다. 그러나 CMOS에서는 PMOS와 NMOS 모두를 사용할 수 있다. 그림 9.12와 같이 트랜스미션 게이트의 PMOS 쪽에 VDD, 3.3볼트가 걸리고, NMOS 쪽에 VSS, 0볼트가 걸리면, PMOS에 1, NMOS 에 0이 걸렸으므로 PMOS, NMOS 모두 오프다. 따라서 트랜스미션 게이트는 오프 되어 입력이 출력단에 전달되지 않는다. 그러나 그림 9.13과 같이 PMOS에 0볼트, NMOS에 3.3볼트가 걸리면 PMOS에 0, NMOS에 1이 걸렸으므로 둘 다 온 된다. 이 때 출력단의 캐패시터가 3.3볼트로 충전되어 있었다면, PMOS의 입장에서는 출력단이 소스 가 되고, NMOS 입장에서는 입력단이 소스가 된다. 그리고 PMOS와 NMOS를 통해 입력단으로 방전될 것이다. 그런데 캐패시터의 전압이 0.6볼트가 되면 PMOS의 VGS=VG-Vs0V-0.6V = -0.6V 즉, 전기흐름이 멈추다. 있다. PMOS의 문턱전압 VTP가 되어 PMOS는 오프된다. 하지만 NMOS는 Vox=VG-Vs=3.3V-0V=3.3V이므로 여전히 온 되어 있다. 즉 출력단 캐패시터의 전압이 3.3볼트에서 0.6볼트로 떨어질 때까 지는 PMOS와 NMOS 모두 온 되어 캐패시터의 방전을 가능하게 하 지만, 캐패시터의 전압이 0.6볼트 이하로 떨어지면 PMOS의 VGS가 VTP, -0.6볼트보다 높아져서 PMOS는 오프 되고 NMOS는 온 되어 NMOS의 역할만으로 캐패시터의 방전을 계속 가능케 하여 캐패시 터의 전압이 0볼트까지 완전히 떨어지게 한다. 로직 하이가 전달될 때는 그림 9.14와 같다. 출력단 VOUT이 0볼트 에서 27볼트가 될 때까지는 PMOS와 NMOS 양쪽을 통하여 전달되 지만, 출력단이 27볼트가 되면 NMOS의 VS가 VTN, 0.6볼트가 되어 NMOS는 오프 되고 PMOS만을 통하여 3.3볼트까지 올라가게 된다.
MOS에서 드레인, 게이트, 소스, 벌크할 때 게이트라는 단자가 있 다. 이것은 MOS의 한 단자이고, 여기서 말하는 게이트는 어떤 기본 적인 논리 기능을 하는 기본 회로를 말한다.
Logical operations—AND, OR, and NOT—form the foundation of digital computation using binary values (1 for true, 0 for false), and CMOS circuits leverage complementary PMOS and NMOS transistors to implement these operations efficiently, where an inverter performs NOT logic, NAND gates output false only when all inputs are true, and NOR gates output true only when all inputs are false, with each logic gate defined by truth tables and implemented via circuit schematics, symbols, and netlists; PMOS transmits high signals well while NMOS is better at transmitting lows, and by combining them strategically, CMOS gates achieve full rail-to-rail voltage swing with minimal power consumption, as only state transitions consume current, making the architecture ideal for scalable and energy-efficient digital logic design, where each input line connects to both a PMOS and an NMOS to maintain complementary behavior.
논리 연산
진도를 더 나가기 전에 논리 연산에 대하여 알아보자. 중고등학교 수학에서 나오는 내용인데 잠시 기억을 더듬어 보자. 논리에서 '참 (true, T)'은 '1', '거짓(false, F)'는 '0'으로 나타낸다. 논리 연산이란 이 참과 거짓을 가지고 수학처럼 연산하는 것을 말한다.
논리곱(AND)
논리곱이란 표 9.3과 같이 A, B 두 개의 조건이 있을 경우, 둘 다 참 일 때만 결과가 참이 되는 연산이다. 우리말의 '그리고'에 해당한다. 즉 A도 참이고 B도 참일 때만 참이 되는 연산이다. 표를 보면 마치 수학에서 곱하기와 같은 결과를 가져오는 것을 알 수 있다. 즉 수학에서 0×0=0,0×1=0, 1x0=0, 1×1=1과 같 다. 그래서 이를 수학의 곱하기에 비유하여 논리곱(AND)이라고 하며 표 9.3과 같은 표를 진리표(truth table)라 한다. 예를 들어 Z는 '우 산을 가져 간다'라고 하고, A는 '비가 온다', B는 '우산이 있다'라고 하면 표 9.4와 같이 '비가 오고, 우산이 있으면' '우산을 가져 간다'라 는 결과를 얻게 되는 것이다. 즉 '비가 온다'가 참이라도 '우산이 있다'가 거짓이면 '우산을 가 져 간다'는 거짓이 된다. 비가 오더라도 우산이 없으면 우산을 가져 갈 수 없으니....
논리곱은 '·' 로 표시하는데 보통은 생략한다. 즉 표 9.3과 같은 연산은 Z=A·B 혹은 수학에서 곱셈기호 'X'를 생략하듯이 Z=AB 라고 표시한다. 물론 조건이 두 개보다 많아도 된다. 만약 네 개의 조건이 있다면, Z=ABCD라고 표시한다.
논리합(OR)
표 9.5와 같이 우리말의 '이거나'에 해당하는 연산이다. 즉 A나 B둘 중에 하나라도 참이면 참이 된다. 이는 마치 수학의 더하기와 비슷 하다. 0+0=0, 0+1=1, 1+0=1. 단지 수학에서는 1+1=2인데, 여 기선 '1+1은 0이 아니다'가 된다. 그래서 '+'로 표시한다.
표 9.5와 같은 경우는 Z=A+B라고 한다. 물론 조건이 두 개 이상 이어도 무방하다. 조건이 세 개의 경우라면 Z=A+B+C가 된다.
부정(NOT)
표 9.6과 같은 연산을 한다. 즉 입력의 반대되는 결과를 가져오는 연 산이다. 표기는 '~'로 한다. 표 9.6의 경우는 Z=~A로 표시한다.
'~가 아니고' 대문
논리 연산의 부정(NOT)의 연산을 하는 논리 회로(logic gate)를 낮 게이트(not gate) 혹은 인버터(inverter)라 한다. 그림 9.15 (a)와 같은 회 로로 되어 있으며, (b)는 그 심벌(symbol)이다. 9.15 (a)와 같은 회로 도를 스키메틱(schematic)이라 한다. 스키메틱은 자기보다 하위 레벨 (level)들의 회로를 심벌들로 바꾸어서 나타내고 A는 입력, Z는 출력을 말한다. 그림 9.15 (a)에서 PMOS, NMOS, VDD, VSS가 기호로 표시되어 있다. 이 인버터를 상위 레벨의 회로에서 불러다 사용할 때는 (b)와 같은 심벌을 사용하여 새로운 스키메틱을 그린다. 이 스키메틱은 눈 으로 보기에는 편하지만, 컴퓨터의 입력으로 사용하기에는 문자 (text)로 표시하는 것이 여러 모로 편하다. 스키메틱을 문자로 표시한 것을 네트리스트(netlist)라 한다. 네트리스트는 사용하는 툴(tool, software)에 따라 달라지는데, 보편적으로 많이 사용되는 Hspice 형 식에서는 다음과 같이 나타낸다.
1: mp01 Z A VDD VDD PMOS w= 5u 1=0.25u
2: mn01 Z A VSS VSS NMOS w= 3u 1=0.25u
위에서 문장 처음의 'm'으로 시작하는 소자는 MOS를 의미한다. 줄 1을 해석하며 드레인, 게이트, 소스, 벌크가 각각 Z, A, VDD, VDD에 연결된 폭이 5마이크로미터, 길이가 0.25마이크로미터인 PMOS라는 의미다. 줄 2는 드레인, 게이트, 소스, 벌크가 각각 Z, A, VSS, VSS에 연결되고 폭이 3마이크로미터, 길이가 0.25 마이크로미 터인 NMOS라는 의미다. Hspice에서 길이의 단위는 m이므로 u만 사용했다. 그림 9.16 (a)는 입력이 0이 들어올 때이다. 입력이 0이므로 PMOS 게이트에 0이 걸리므로 PMOS는 온 되고, NMOS 게이트에도 0이 들어오므로 NMOS는 오프 된다. NMOS가 오프 되었으므로 접 지 VSS로 가는 패스(path)가 끊겼고, PMOS가 온 되어 VDD에서 들어오는 패스가 열리게 된다. VDD 쪽에서 전류가 흘러 들어와 출력 에 달린 캐패시터를 충전시켜서 1로 만든다. 그림 9.16 (b)는 반대로 입력이 1일 때이다. 이 때는 PMOS가 오프 되고 NMOS가 온 되어 캐패시터가 NMOS를 통하여 VSS 쪽으로 방전하게 되어 출력단 Z가 이 된다. 0 이것을 진리표로 만들면 표 9.7과 같이 되는데 이것은 표 9.6과 동일하다. 즉 인버터는 논리에서 부정(NOT)에 해당한다.
~이고의 반대' 대문
그림 9.17과 같이 생긴 회로를 낸드 게이트(NAND gate)라고 한다. 입 력은 A. B이고 출력은 Z가 된다. 이 낸드 게이트의 네트리스트는 다 음과 같다. 물론 여기서 MOS의 폭과 길이는 임의로 서술한 것이다. 두 개의 NMOS가 연결된 노드를 w라 하면,
1: mp01 Z A VDD VDD PMOS w= 5u 1=0.25u
2: mn02 Z B VDD VDD PMOS w= 5u 1=0.25u
3: mp01 Z A w VSS NMOS w= 3u 1=0.25u
4: mn02 Z B VSS VSS NMOS w= 3u 1=0.25u
듯이 하이 값은 줄어들지 않고 잘 전달되므로 캐패시터를 3.3볼트까 지 충전시킬 수 있다. 캐패시터가 다 충전이 되고 나면 VDD 전압이 나 출력 Z의 전압이 같으므로 더 이상 전류가 흐르지 않는다. 즉 출 력단에 연결된 캐패시터가 VDD만큼 충전된 다음에는 더 이상 전류 는 흐르지 않고 전압은 VDD를 유지하고 있다. 그림 9.19 (b)와 같이 출력이 0일 때는 캐패시터에 충전된 전하들 이 mn01, mn02를 통하여 VSS로 모두 방전되고 나면 출력단 2가 0 볼트가 되어 VSS와 같은 전압이 되므로 더 이상 전류의 흐름은 없고 출력은 VSS를 유지하게 된다. 즉 CMOS 로직은 상태의 변화가 있을 때만 전류가 흐르고, 어느 상태에 도달한 이후에는 더 이상 전류가 흐르지 않는다. 이런 이유로 CMOS가 전류 소모가 적은 것이다. 바 이폴라 트랜지스터, PMOS 로직, NMOS 로직에서는 상태가 변할 때뿐만 아니라 상태를 유지할 때도 전류가 흘러 전류의 소모가 크다. 전류의 소모가 크다는 것은 전력 소모가 크다는 의미다. 신호의 입력은 반드시 PMOS와 NMOS 양쪽에 연결되어 있다. 그 림 9.18과 9.19에서 보면 A에는 mp01, mn01이 연결되어 있고, B에 는 mp02, mn02가 연결되어 있다. 이렇듯 CMOS 로직에서는 한 개 의 입력에 PMOS, NMOS 각각 한 개씩 필요하며 입력의 상태에 따 라두개중한 개는 온, 한 개는 오프 된다. 한 입력에 연결된 두 개 의 MOS가 둘 다 온 되거나 둘 다 오프 되는 경우는 없다. 이런 이유로 상보(complementary)라는 이름이 붙은 것이다. CMOS의 특징 가운데 또 하나는 풀 스윙(full swing, rail to rail swing)을 한다는 것이다. 표 9.1과 9.2에서 나타냈듯이 PMOS는 하이 를 전달하는 데, NMOS는 로우를 전달하는 데 강점이 있다. CMOS 로직에서는 VDD 쪽에 PMOS를 VSS 쪽에 NMOS를 배치함으로써 1 일 때는 VDD까지 올라가고 0일 때는 VSS까지 내려갈 수 있다. 그림 9.20에서처럼 직렬로 연결된 NMOS는 순서가 바뀌어도 상 관이 없다. 2 인풋(input) 낸드(NAND) 게이트의 진리표는 표 9.8과 같다. 표 9.8을 살펴보면 9.3의 논리곱(AND)과 정반대의 출력을 나타냄을 알 수 있다. 즉 논리곱의 결과에 부정(NOT)을 한 것이다. 그래서 이름이 낸드(Not AND)라고 붙여진 것이다. 수식으로는 Z=~(AB)라고 나타낸다. 입력의 개수는 두 개보다 더 늘릴 수 있다. 3 인풋 낸드 케이트와 4인풋 낸드 게이트를 그림 9.21과 9.22에 나타냈다. 진리 표는 입력 개수에 상관없이 모든 입력이 1일 때만 출력이 0이 되고 나머지 경우에는 1이 된다.
~이거나의 반대' 대문
그림 9.23에 2 인풋(input) 노어(NOR) 게이트를 나타내었다. 노어 게 이트의 진리표는 표 9.9와 같다. 표 9.9는 9.5의 논리학(OR)의 정반 대이다. 즉 논리합을 부정(NOT)한 것이다. 그 이유로 이름이 노어 (Not OR)이다.
이 노어 게이트의 네트리스트는 다음과 같이 된다.
1: mp01 w A VDD VDD PMOS w= 5u 1=0.25u
2: mn02 Z B w VDD PMOS w= 5u 1=0.25u
3: mp01 Z A VSS VSS NMOS w= 3u 1=0.25u
4: mn02 Z B VSS VSS NMOS w= 3u 1=0.25u
그림 9.24 (a)는 A=0, B=0일 때다. 입력이 모두 0이므로 PMOS mp01, mp02 둘다 온 되고 NMOS mn01, mn02는 오프 되어 VSS 패스가 끊긴다. mp01, mp02를 통하여 VDD의 전압이 출력단 Z로 나와 캐패시터를 충전시키고 1이 된다. 그림 9.24 (b)는 A=0, B=1일 때인데, A=0이어서 mp01은 온 되었지만, mp02가 오프 되어 VDD 패스가 끊긴다. B=1이므로 NMOS mn02가 온 되어 캐패시터가 mn02를 통해 VSS로 방전되어 출력 Z는 0이 된다. 그림 9.25 (a)는 A=1, B=0일 때이다. B=0이어서 mp02는 온 되 지만, mp01이 오프여서 VDD 패스는 끊어진다. A=1이므로 mn01 이 온 되어 캐패시터는 mn01을 통하여 방전되어 출력 Z는 0이 된다. 그림 9.25 (b)는 A=1, B=1일 때인데, 입력이 둘 다 1이므로 PMOS mp01, mp02는 둘 다 오프 되고, NMOS mn01, mn02는 둘 다온 되어 출력단의 캐패시터는 mn01, mn02를 통하여 방전된다. 즉 표 9.9와 같이 입력 A, B 모두 0일 때만 출력은 1이 되고, 나머지 경우에는 0이 된다. 낸드 게이트에서와 같이 직렬로 연결된 PMOS의 순서는 상관없고(그림 9.26 참조), 입력의 개수는 2보다 커도 상관 없다(그림 9.27, 9.28 참조).
반도체 제대로 이해하기 강구창 지음
